简易数字频率计 verilog语言设计

假设 秒时间高电平为1秒钟。 参考代码如下， module button( clk, rst, pp1s, disp); input rst,clk; input pp1s; //秒时钟基准 output reg [7:0] disp[8:0]; //9个10进制数码管显示。 reg reg [3:0] cnt[8:0]; //9个十进制。 always