FPGA+1602，第一条居中位子显示信号NUMBER（范围0-F），用VHDL实现哦！30分！有注释的加分！在线等

//你自己看着改吧 module lcd(clk_50M, rs, rw, en, dat); input clk_50M; //系统时钟输入50M output[7:0] dat; //LCD的8位数据口 output rs, rw, en; //LCD的控制脚 reg e; reg[7:0] dat; reg rs; reg[15:0