用VHDL设计4选一数据选择器，然后用生成语句设计双4选1数据选择器

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux4 is port(d0,d1,d2,d3 :in std_logic; a0,a1 :in std_logic; q :out std_logic); end mux4;